I'm sorry I never meant to be like this

ども。たです。

本日も研修＠ YBP ー。
計 2 日間の日程を終え、明日からまたいつもの日常へ。
天王町なんて、次に来るのは、また一年後とかだろうなー
なんて思って、昼休みに、駅前をぶらぶら。

駅前だってのに、あんまり開けていなくて、そろそろ
引き返そうかなーなんて思っていた頃に、商店街らしき
影がお目見え。

でも、そこに行っちゃうと、昼ごはんが食べれなくなっちゃうんで、
泣く泣く引き返して、駅前で昼ごはん。

で、YBP に戻って、再び研修の続き。
昨日、今日と受けてきたのは、「Verilog-HDL」って研修。
いつもは、回路とにらめっこしているんだけど、急に言語に
なっちゃって、ちょっと違和感。。。


// 8-bit COUNTER
module Counter8 (CLK, RST_X, Q)
　　　　input CLK, RST_X;
　　　　output [7:0] Q;
　　　　reg [7:0] Q;

　　　　always @(posedge CLK or negedge RST_X) begin
　　　　　　　　if (!RST_X)
　　　　　　　　　　　　Q <= 0 ;
　　　　　　　　else
　　　　　　　　　　　　Q <= Q + 1 ;
　　　　end
endmodule


これで、リセット機能付き 8 bit カウンタになっちゃうってんだから、
すげぇや。。。
いろんな記述の注意点とか、知らないことばかりで、とても
勉強になりますた。

if 文や case 文、for 文の注意とか、casex よりも casez の方が
良いとか。同じ機能でも記述によって、こんだけ回路規模が
違うなどなど。
ま、でも当面使うことはないかなｗ

自分の仕事は基本、トランジスタとのにらめっこだからね。
電流の流れの見えないゲートレベルだと、ちょっと不安
が残りまつ。この回路はどんな動作をするんだろう？って。

あー、話しがかなりマニアックな方向へ進んできたので、
本日はここまでっ！

そんなこんなで。
では。